別相信臺積電、三星的5nm/3nm工藝，它只是一個數字游戲

2023年，不管是臺積電，還是三星，其3nm的芯片會大規模量產了，比如蘋果的A17就會采用3nm，還有高通、聯發科的旗艦芯片，也會采用3nm工藝。

但3nm工藝，究竟代表的是什么？晶體管的大小？晶體管數量？柵極長度？金屬間距？這些與芯片工藝緊密相關的參數中，沒有一個是3nm。

我們翻看過往芯片的命名法，會發現所謂的的3nm，甚至之前的5nm、7nm、甚至10nm、14nm等等，這些代表著芯片工藝的XX納米，都只是營銷中的數字游戲而已，大家不必太認真。

在20世紀90年代中期之前，芯片工藝究竟是多少，是取決于晶體管的柵極長度，長度是多少，則工藝是多少。

于是很多芯片廠，一味追求縮小柵極長度，大家提升工藝，改進材料，就為了改變縮小柵極長度，從而提升性能。

工藝制程與柵極長度對應圖

于是到1997年的時候，大家發現柵極的發展，比摩爾定律發展快，比如130nm的芯片，其柵極長度只有70nm，這時柵極長度與芯片工藝實際上脫軌了。

這時候要考慮用另外的方式來命名了，當時業界提出了兩個辦法，一個是接觸柵間距，即兩個晶體管柵極之間的最小距離。另外一個辦法則是金屬間距，測量兩個水平互連之間的最小距離。

但這個度量法，都沒有得到大家的一致認可，沒有被真正采納，于是芯片廠們，直接按照摩爾定律，第一代較上一代晶體管密度要提升一倍，一維長度大概就要縮減成上一代的0.7倍。

于是一張基于摩爾定律的、理想的制程節點表，就誕生出來了，第一代制程較上一代縮小0.7倍，從200nm，一直排到了1nm……

這也就有了臺積電、三星們不斷進步的工藝，但其實柵極長度，金屬間距，或者接觸柵間距，已經差不多在原地踏步很多年了，每次縮小都很小，遠不及工藝進步快。

按照媒體之前的拆解，臺積電10nm芯片的金屬間距約為40nm，5nm芯片的金屬間距約為30nm；3nm芯片約為22nm。

而IMEC更是預測2nm時約為21nm，然后1.4nm約為18nm，1nm時還有16nm。

圖：IMEC工藝路線圖

根據IMEC研究所發布的路線圖，顯示半導體工藝雖然會一直進步，會從當前的3nm，直到2nm、1nm，甚至更小工藝……

但其實金屬間距縮放將在16nm至12nm左右結束,再也不會再縮小了，但晶圓廠們對外公布的工藝卻在不斷的縮小，甚至還有0.2nm出現。

所以嚴格的來講，從2008年的40nm工藝開始，芯片廠商們的XX納米工藝，其實就不能再相信了，已經不再與柵極長度、金屬間距等對應了，只是一種數字營銷游戲了，大家也不必太當真。